AMD，UCLA Vastlab、UCLA DM Labが主催する半導体集積回路設計自動化に関する国際コンテストに、
情報融合学環の尼﨑研究室より大学院生2名（徳石　和樹君、髙橋　颯飛君）が参加しました。
本コンテストは、半導体集積回路設計における抽象度を高めることを目的としたハイレベル合成（HLS: High-Level Synthesis）に焦点を当てており、主にFPGA（Field Programmable Gate Array）などのドメイン固有アクセラレータ（DSA）の設計を対象としています。

HLSでは、C/C++を用いてハードウェアを設計することが可能になり、ハードウェア記述言語（HDL）を用いる従来の手法よりも抽象度の高い記述が可能です。しかし、設計の性能（例: レイテンシやFPGAリソースの利用率）は、プラグマ（コンパイラ指示）によって大きく変化し、可能な設計空間が指数関数的に増大するため、効率的な設計探索は非常に困難です。本コンテストでは、こうした課題に対してデータサイエンス技術を活用し、設計性能を迅速に予測・最適化する技術を競いました。

 

コンテスト結果

  ・STAGE 1では、27チーム中2位で通過しました。

  ・STAGE 2では、STAGE 1を通過した上位10チームが競い合いましたが、惜しくも4位の結果となりました。

 

コンテスト概要

本コンテストでは以下の2つのタスクが設定されており、参加チームはこれらの課題に取り組みました：

  1. HLS設計性能の予測
      プログラムと最適化プラグマのデータセットを使用し、HLSツールによる性能評価を予測する機械学習モデルを構築するタスク

  2. HLS設計の生成
      性能を最適化する設計を自動生成するタスク

 

このコンテストは、人工知能を活用した効率的で強力なハードウェア設計の革新に貢献することを目的としています。データサイエンスと半導体集積回路設計の融合における未踏の可能性を探るものであり、非常に有意義な経験となりました。